Opis a simulácia sekvenčného logického obvodu

V jazyku VHDL vytvorte opis správania sa a opis štruktúry počítadla nahor/nadol od 0 do 13. Ak vstupný signál Up=“1“, počítadlo počíta nahor, inak nadol. Počítadlo má dva jednobitové výstupy Max a Min. Ak počítadlo dosiahne hodnotu 13, nastaví výstup Max na logickú úroveň „1“. Obdobne ak počítadlo dosiahne hodnotu 0, nastaví výstup Min na logickú úroveň „1“. V oboch prípadoch sa počítanie zastaví až do zmeny smeru počítania. Počítadlo sa inkrementuje/dekrementuje s dobežnou hranou hodinového signálu. Oneskorenie obvodu je 6ns (uvažujte v správaní). V opise správania sa použite príkaz process s riadiacou štruktúrou if. Opis štruktúry musí byť hierarchický až na úroveň základných logických hradiel a preklápacích obvodov (opísaných modelom správania sa). Použite J-K preklápacie obvody. Vytvorte entitu testovacích vzoriek, ktorá dostatočne otestuje navrhnuté obvody. Návrhy odsimulujte. K návrhu vypracujte písomnú dokumentáciu.
...
entity invertor is
port(in1:in Bit; out1:out Bit);
end invertor;

architecture spravanie_inv of invertor is
begin
out1 <= not(in1);
end spravanie_inv;


entity and2 is
port(in1:in Bit; in2:in Bit; out1:out Bit);
end and2;

entity nand3 is
port(in1:in Bit; in2:in Bit; in3:in Bit; out1:out Bit);
end nand3;
...