Popis a implementácia jazyka VHDL

Výrobcovia elektronických súčiastok v posledných rokoch dosiahli veľký pokrok v integrácii vďaka novým technológiám. Aj jednoduché návrhy priemernej veľkosti sú v súčasnej dobe zložitejšie a pri ich výrobe sa používa stále väčší počet súčiastok. Tradičné návrhy systémov použitím schém sa stávajú nezvládnuteľne zložitými a časovo náročnými. Preto sa použitie jazykov HDL stáva nevyhnutnosťou (18). Ďalšou výhodou použitia HDL jazykov je implementačná nezávislosť daného systému, ktorého funkcia je opísaná pomocou niektorého štandardne používaného jazyka. V súčasnej dobe sú najviac rozšírené dva HDL jazyky, a to jazyk VHDL (prevažne v Európe) a jazyk Verilog (mimo Európy) (15) . Podporné softvérové nástroje v súčasnosti umožňujú vytvorenie, preklad, verifikáciu pomocou simulácie, syntézu systému, ako aj rozmiestnenie a prepojenie súčiastok na doske. Vytvorenie opisu je okrem iného možný aj pomocou vizuálnych nástrojov ako sú stavové diagramy, vývojové diagramy alebo pravdivostné tabuľky. Tieto aplikácie sú integrované do väčších systémov ako je napríklad FPGA Advantage od firmy Mentor Graphics (19) . Ďalšími firmami dodávajúce kompletné systémy sú napríklad firma Cadence alebo firma Synopsys. Tieto firmy sú známe pod skratkou EDA (Electronic Design Automation), ktoré predstavujú “tretie“ firmy (1) . Tieto firmy sa špeciálne zaoberajú vývojom týchto systémov. Nevýhodou systémov firiem EDA je absencia syntézy systému do konkrétnej architektúry (FPGA, CPLD, PLD …). Tieto aplikácie poskytujú prevažne výrobcovia konkrétnej architektúry.