Home » Semestrálna práca » VHDL vs Verilog

VHDL vs Verilog

«»

Prípona .doc	Typ semestrálna práca	Stiahnuté 3 x
Veľkosť 0,2 MB	Jazyk slovenský	ID projektu 27448
Posledná úprava 10.11.2009	Zobrazené 1 278 x	Autor: provasik
Zdieľaj na Facebooku
Detaily projektu

cena:
5 Kreditov
kvalita:
71,4%
71,4%
Stiahni
Pridaj na porovnanie

Univerzita:-
Fakulta:-
Kategória:Technika » Výpočtová technika
Predmet:Stavba počítačov
Študijný program:-
Ročník:-
Formát:MS Office Word (.doc)
Rozsah A4:15 strán
Dokumentácia:Stiahni

Popis:

V práci su detailne porovnané dva najpoužívanejšie programovacie jazyky na popis hardvéru a to jazyky VHDL a Verilog. Práca poukazuje na prednosti a nedostatky každého z týchto jazykov, v rôznych oblastiastiach, pričom za jazyk VHDL budeme považovať jazyk popísaný v štandarde IEEE 1076-2008 a za jazyk Verilog budeme považovať revíziu tohto jazyka popísanú v štandarde 1364-2005....

Kľúčové slová:

VHDL

Verilog

IEEE 1076

IEEE 1364

Programovaci jazyk

Jazyk na popis hardvéru

Typova kontrola

Struktura systemu

Chovanie systemu

Kombinačné systémy

Sekvenčné systémy

Modulárne programovanie

Zdroje:

IEEE Computer Society: IEEE Standard VHDL Language – Reference Manual [IEEE štandard jazyka VHDL – Referenčný manuál], 2008
IEEE Computer Society: IEEE Standard for Verilog Hardware Description Language [IEEE štandard pre Verilog jazyk na popis hardvéru], 2005
http://www.scribd.com/doc/7304040/Comparison-of-VHDL-Verilog-and-SystemVerilog
http://www.angelfire.com/in/rajesh52/verilogvhdl.html
http://www.bawankule.com/verilogcenter/simspeed.html
http://www.esperan.com/pdf/esperan_vhdl4verilog_tutorial.pdf
http://en.wikipedia.org/wiki/VHDL
http://en.wikipedia.org/wiki/Verilog

Zdieľaj na Facebooku

Stiahni

Pridaj projekt

Pridaj projekt a získaj kredity za stiahnutie. S kreditmi možeš sťahovať iné projekty. Je to jednoduché :)

Najčastejšie

Zobraz

Odporúčame

Prihlásenie/login